台积电在芯片制程上不断向前发展，7nm、5nm工艺对台积电而言，已经成为小儿科，4nm芯片的产能也在不断提升中。根据台积电方面发布的消息可知，3nm芯片将会如期量产，预计上市时间为今年第四季度。台积电等想要生产制造1nm芯片，就需要用到大量的铋，这意味台积电1nm芯片这次要看我们了。言外之意，如果我们不提供铋这种稀少的原材料，台积电等1nm芯片可能就无法生产制造，或者是无法大量生产，除非其换另外一条研发路线，但这种可能性非常小。

在 VLSI 2021 上，imec 推出了 forksheet 器件架构，以将纳米片晶体管系列的可扩展性扩展到 1nm 甚至更领先的逻辑节点。在forksheet器件中，由于减小了 n 型和 p 型晶体管之间的间距，因此可以使有效沟道宽度大于传统的环栅纳米片器件。这有利于晶体管的驱动电流(或直流性能)。此外，更小的n-to-p间距可以进一步降低标准单元高度，逐步将标准单元推向4T轨道高度设计，这意味着4条单元内金属线适合标准单元高度范围。

但是对于 4T cell设计和 16nm 的金属间距，即使叉板变得太窄，也难以提供所需的性能。P. Schuddinck 等人在 2022 年 VLSI 论文中强调了这一挑战。这就是互补 FET 或 CFET 可以提供缓解的地方。因为在 CFET 架构中，n 和 pMOS 器件相互堆叠，从而进一步最大化有效沟道宽度。

Julien Ryckaert：“在 CFET 架构中，n 型和 pMOS 器件相互堆叠。堆叠从单元高度考虑中消除了 np 间距，允许进一步最大化有效沟道宽度，从而进一步最大化驱动电流。我们还可以使用由此产生的面积增益将轨道高度推至 4T 及以下。”

该突破主要体现在材料方面，使用半金属铋(Bi)作为二维(2D)材料的接触电极，可以大大降低电阻并增加电流。这可以实现接近现有半导体尺寸物理限制的能源效率。该消息是在IBM早些时候宣布其2nm芯片之后发布的。

每一种新的工艺技术都会带来新的挑战，在这种情况下，关键挑战是找到合适的晶体管结构和材料。同时，为晶体管供电的晶体管触点对其性能至关重要。半导体工艺技术的进一步小型化增加了接触电阻，从而限制了它们的性能。因此，芯片制造商需要找到一种电阻非常低、可以传输大电流并且可以用于量产的触点材料。使用半金属铋作为晶体管的接触电极可以大大降低电阻并增加电流。目前，台积电使用钨互连晶体管，而英特尔使用钴互连。两者都有其优点，并且都需要特定的设备和工具。

为了使用半金属铋作为晶体管的接触电极，研究人员不得不使用氦离子束 (HIB) 光刻系统并设计一种“简单的沉积工艺”。这种工艺仅用于研发生产线，因此还没有完全准备好进行大规模生产。按照摩尔定律，每18个月芯片的晶圆管密度就会提升1倍，从而性能翻倍。

过去的这几十年间，芯片制程其实差不多是按照摩尔定律走的，直到进入7nm后，基本上就无法按照这个定律走了，比如5nm、3nm的演进就慢了很多，所以很多人称现在摩尔定律已死。不过近日，IMEC(比利时微电子中心)还是展示了一张最新的芯片制造发展路线图，一路看到了2036年的0.2nm工艺，表示接下来芯片制造还是会按照摩尔定律走下去。

如下图所示的这个演进路径，2022年实现N3也就是3nm，2024年到2nm，2026年到A14也就是1.4nm，2028年到1nm，并且还会演进，到2036年是直接达到0.2nm。

同时在晶圆管技术上，也有技术演进，目前是FinFET，而到2nm时会换成GAAFET，再到0.5nm时，会换成CFET技术。不过，大家看看我在上图标的绿色框，这里指的是MP金属栅极距，这是真正代表晶体管密度，也就是工艺指标的参数。它在1nm之前还是在不断变小的，直到1nm工艺时，为16nm，但接下来不管工艺怎么先进，其参数一直处于16-12nm间了。意思就是晶体管密度其实不再怎么变化了，不管你是1nm，还是0.5nm，或者0.2nm，这个MP金属栅极距基本不变了。

事实上，之前已经有科学家表示，当芯片工艺在1nm之后，量子隧穿效应有可能会让半导体失效，估计这也是为什么1nm后，这个MP金属栅极距不变了，因为不可能再变小了。

如果芯片一直突破1nm之后，之后的出路在哪儿，是否会往更小发展?不一定，其实就现在也不是所有芯片都最求最小线宽的。比如电源功率芯片采用SIC，氮化镓等三代半导体，做高频器件。未来芯片会更多样，性能要求也会更多样。软硬一体化的设计也会更多地出现。比如，会计的电脑更多考虑整数运算，科学计算或者工程运算啥的，需要更高的浮点运算精度，游戏和三维设计更加考验图形计算能力，AI训练对算力的要求也更不同。

另外IOT设备，对算力要求不高，更多对通信，功耗，价格敏感。随着市场规模的扩大，每一个细分市场都会更加专业。比如手机soc，在工艺不能提升的情况下，可能就会有拍照soc和游戏soc的区分。拍照soc可能ISP做得特别大，对应手机摄像头会更高级，游戏soc会把GPU做得更大。然后，工艺不能提升，软件其实还有很大提升空间。比如安卓的虚拟机优化，Linux内核优化。甚至以前基本很难实现的指令集优化，在摩尔定律停滞后会逐渐出现解决方案。

不断提高半导体的制程技术，基于两个因素：1、单位面积容纳更多的晶体管，2、容纳更多的晶体管，制程越高，芯片的散性就越好。实际上在7nm以前，还有一个因素，就是性价比的问题，但是由于新制程研发和生产投入越来越大，提高新制程越来越不具备性价比。半导体制程达到5nm时，其实已经接近硅基材料的极限，再上一步，到达3nm，我个人认为投入巨资研发代价是非常巨大的，生产出来的芯片，还具不具备市场推广价值都很值得怀疑。