国产替代是绝对热点，包括：蚀刻机、清洗设备、chiplet先进封装、高端光刻胶、特种电子气体、EDA，甚至连国产软件和数字货币都开始凸凸。所谓chiplet(芯粒)技术，就是将不同芯片的裸片拼搭，将不同IP架构的SoC封装在一块硅片上，以成熟制程(14nm以上)的成本，实现先进制程(7nm以下)的性能和良率。

目前的先进封装技术，包括SiP、WLP、2.5D/3D等，不光国内在搞，国外也在发展，因为芯片制程到了3nm以下，就开始进入微观量子态，摩尔定律快速失效，现有的硅基技术基本到头。

2020年，英特尔在加入由 Linux 基金会主办的美国 CHIPS 联盟后，曾免费提供 AIB 互连总线接口许可，以支持 Chiplet 生态系统的建设。但由于该接口许可需要使用英特尔自家的先进封装技术EMIB，其他厂商一直心存顾虑，导致AIB标准未能普及。

2021 年 5 月，中国计算机互连技术联盟(CCITA)在工信部立项了《小芯片接口总线技术要求》，由中科院计算所、工信部电子四院和国内多个芯片厂商合作展开标准制定工作。2022年8月，国际巨头华为、AMD、英特尔积极布局Chiplet并推出相关产品，与此同时，科技巨头们还共同成立了Chiplet标准联盟，正式推出了通用Chiplet的高速互联标准“UCIE”。

Chiplet 的概念源于 Marvell 创始人周秀文博士在 ISSCC 2015 上提出的 Mochi(Modular Chip，模块化芯片)架构，伴随着 AMD 第一个将小芯片架构引入其最初的 Epyc 处理器 Naples，Chiplet 技术快速发展。通过Chiplet技术，使用10nm工艺制造出来的芯片，完全也可以达到7nm芯片的集成度，但是研发投入和一次性生产投入则比7nm芯片的投入要少的多，新的连接形式在其生产过程中带动设备需求。Chiplet 模式具备开发周期短、设计灵活性强、设计成本低和良率高等优点。可将不同工艺节点、材质、功能、供应商的具有特定功能的商业化裸片集中封装。Chiplet并不是一个新鲜的概念。研究机构Gartner分析师盛陵海对第一财经记者表示，台积电和英特尔较早就已经开发了相应的技术，但是早年的技术成本还是较高。“但因为是先进技术，所以有很大的想象空间。”

在机构看来，随着芯片制程的演进，由于设计实现难度更高，流程更加复杂，芯片全流程设计成本大幅增加，“摩尔定律”日趋放缓。在此背景下，Chiplet被业界寄予厚望，或将从另一个维度来延续摩尔定律的“经济效益”。

2022年1月，Chiplet标准联盟发布《通用芯粒互连技术1.0》，这是一个开放的芯粒互连协议，旨在芯片封装层面确立互联互通的统一标准，满足客户对可定制封装要求。另外，今年3月，英特尔、AMD、ARM、高通、台积电、三星、日月光等芯片厂商与Google云、Meta(原FaceBook)、微软等共同成立了Chiplet标准联盟，正式推出了通用Chiplet的高速互联标准“UCIE”，旨在定义一个开放的、可互操作的标准，用于将多个Chiplet通过先进封装的形式组合到一个封装中。

理想情况下，UCIE标准将允许芯片制造商混合和匹配使用不同制造工艺技术的芯片，并由不同公司制造成内置在单个封装内的产品。这意味着将美光制造的存储芯片、AMD制造的CPU芯片和高通制造的无线调制解调器将可以组装在一起，这将可以大大提高性能，同时节省大量电力。而且Chiplet可以大幅提高大型芯片的良率，有利于降低设计的复杂度和设计成本，有望降低芯片制造的成本。

自从英特尔开始公开采用平铺方法以来，英特尔在消息传递方面一直保持一致的一项内容是，不同的晶体管在不同的工艺上以最佳方式工作。转向小芯片允许英特尔匹配晶体管类型以进行处理。在瓷砖中制造消费类设备的部分挑战是英特尔需要大规模制造。这意味着英特尔需要有一个实施成本相对较低的工艺。Foveros 是英特尔在其大部分下一代产品组合中使用的一系列技术。