近日，在比利时安特卫普举办的未来峰会上，IMEC(微电子研究中心)发布报告，探讨了直至2036年左右的半导体工艺、技术路线图。IMEC是一家成立于1984年的权威半导体研究机构，位于欧洲，研究方向包括微电子、纳米技术、信息通讯系统技术(ICT)、芯片制程技术、元件整合、纳米技术、微系统和元件、封装等各个方面。IMEC的名气不如Intel、ARM、ASML、台积电、三星、中芯国际等等芯片设计、制造商，但同样是重量级玩家，尤其是在基础技术研究、行业标准化方面扮演着至关重要的角色，与上述巨头都有密切合作，还在与ASML合作推动EUV光刻技术。
在谈论路线图之前，首先解释一点，X纳米工艺行业都标注为“Nx”(nanometer)，而在纳米之后将是“埃米”，标注为“Ax”。事实上，2nm之后就开始使用埃米了，A14就等于1.4nm。IMEC预估的路线图上，每一代工艺稳定间隔两年时间推进，但目前看应该是初步投产时间，而非量产商用时间，比如N3 3nm，路线图上标注2022年，但今年是看不到实际产品的。
之后将陆续是N2、A14、A10、A7、A5、A3、A2，最后的A2也就是0.2nm，预计在2036年左右实现。当然，不同厂商的路线图是不一样的，比如Intel还有一个A18，台积电则跳过了N3。在晶体管技术层面，IMEC认为，现有的FinFET只能维持到N3工艺，之后的N2、A14将转向GAA环绕栅极、Nanosheet纳米片技术，而再往后的A10、A7会改用Forksheet。A5时代开始必须使用CFET互补场效应晶体管，而到了A2工艺，还要加入Atomic原子通道。
自然，每一家厂商的技术路线也不一样，哪个工艺节点上应用什么技术，也都有各自的考量。值得一提的是，对于栅极间距(Meta Pitch)这一衡量工艺先进性的重要指标，未来进一步缩减将越发困难，A10工艺可以达到16nm，A7工艺只能到16-14nm，之后的A5、A3、A2工艺都停留在16-12nm。
IMEC统计历史数据后发现，52年过去了，从晶体管数量角度看，摩尔定律依然坚挺，而目前的晶体管数量之王属于苹果M1 Ultra，通过双芯封装达到了1140亿个。不过，芯片设计成本确实在飙升，16/14nm工艺需要1亿美元出头，10nm工艺大约1.8亿美元，7nm工艺猛增到近3亿美元，5nm工艺则是大约5.5亿美元，未来肯定会继续暴涨。
到2036 年左右，我们实现 2(0.2nm)工艺。目前，世界上最先进的实用半导体是3nm代，半导体巨头台积电(TSMC)等公司计划在2023年开始生产2nm代。
Van den Hove 先生同时还列举了“下一代 EUV(极紫外)曝光设备”、“晶体管结构的演变”和“布线工艺的独创性”作为小型化必不可少的例子。随着这些技术的结合，摩尔定律(在 1.5 到 2 年内使半导体的集成度翻倍)将继续存在。
High-NA EUV光刻机进展顺利
首先，正如大家所知道的，为了实现在2nm世代制造更精细的半导体，我们需要具有高产能和高数值孔径 (High-NA) 的下一代 EUV 曝光系统。为此，Van den Hove介绍说，IMEC正在与全球最大的半导体曝光设备制造商荷兰ASML进行联合研究，荷兰ASML是唯一的EUV制造商。
据ASML 系统工程总监 Jan van Schoot 在之前会议上的演讲中说，该工具提供了更高的分辨率。这意味着您可以使用它打印更多功能。航拍图像对比度可实现更好的局部 CD 均匀性。
相关报道指出，High-NA EUV光刻机的工作原理类似于当今的 EUV 光刻，但存在一些关键差异。例如与传统镜头不同，高数值孔径工具包含一个变形镜头，支持一个方向放大 8 倍，另一个方向放大 4 倍。所以字段大小减少了一半。在某些情况下，芯片制造商会在两个掩模上加工一个芯片。然后将掩模缝合在一起并印刷在晶圆上，这是一个复杂的过程。
正因为该设备复杂，所以ASML正在与IMEC在一个于 2018 年联合成立的实验室里合作解决相关问题。
在上个月的SPIE 高级光刻 + 图案化会议上，imec展示了其联合High-NA 实验室的最新成果，以及与ASML合作开发的围绕极紫外 (EUV) 光刻系统的图案化生态系统。
据Imec 预计，第一代商用 EUV 光刻工具将于 2023 年问世，到 2025 年将看到“在大批量制造环境中引入第一台高数值孔径的 EUV 光刻设备”。
而要实现这一时间表，需要完成目前正在进行的大量研究，最新数据在 SPIE 会议的十几个个人贡献中提供。
“我们的职责是与全球图案化生态系统紧密合作，确保及时提供先进的抗蚀剂材料、光掩模、计量技术、变形成像策略和图案化技术，充分受益于 High-NA EUV 提供的分辨率增益光刻扫描仪，”imec 首席执行官 Luc Van den hove 评论道。
在演讲，他涵盖了三个广泛的主题，一个是针对High NA EUV 原型系统的工艺和材料优化。Imec 描述了线边缘粗糙度 (LER) 和图案塌陷如何成为使用薄抗蚀剂膜图案化线/空间的最关键参数，并且已经开发出通过调整照明和掩模条件来减轻图案粗糙度的策略。
另一项研究工作旨在调整所需的计量，因为向更小特征尺寸和更薄抗蚀剂膜的过渡提出了重大挑战，尤其是需要对尺寸低于 10 纳米的单个特征进行成像。
“通过调整现有计量工具的操作条件，可以显著提高图像对比度，”imec 的 Kurt Ronse 评论道。“由深度学习框架支持的专用软件进一步增强了图像分析和缺陷分类。通过与计量供应商的密切合作，imec 探索了用于可靠测量小特征的替代计量技术，例如高通量扫描探针计量和低压像差校正 SEM。”
第三个主题涉及解决High NA EUV 掩模特定的挑战，特别是掩模多层波纹和吸收线边缘粗糙度，因为 imec 已确定掩模缺陷越来越多地影响最终晶圆图案。
“掩模设计规则需要变得更严格，这些发现使我们能够确定High NA EUV 光刻的掩模规格，”Ronse 说。“与 ASML 和我们的材料供应商一起，我们探索了带有图案的掩模吸收器的新型材料和架构。我们首次进行曝光以评估使用低 n 衰减相移掩模和掩模的影响低n吸收材料被证明可以改善晶圆上的掩模3D效果，并有助于增加High NA焦深。”
ASML CEO Peter Wennink在同一场活动中则表示，EUV曝光设备“将支撑行业未来15到20年的发展”，并介绍了下一代EUV曝光设备的发展现状。“我们需要强有力的合作来实现 1.4 纳米及以后的产品，”他说。他同时强调了与各种合作伙伴公司合作的重要性。
ntel创始人戈登摩尔提出的摩尔定律是半导体行业的金科玉律，50多年来指引着业界前进，2年升级一代工艺，然而有关摩尔定律已死的说法也传了多年，因为在28nm节点之后芯片工艺迭代越来越困难。
尽管目前Intel、三星、台积电等公司靠着各种技术手段及营销宣传将CPU逻辑工艺一路推到了5nm节点，明年还要进入3nm节点，但是再往后还是会面临更大的挑战，特别是在1nm之后，量子隧穿效应有可能会让半导体失效。
未来工艺会如何走?在日前的FUTURE SUMMITS 2022大会上，IMEC(比利时微电子中心)展示了最新的路线图，一路看到了2036年的0.2nm工艺。
简单来说，今年试产N3工艺之后，2024年会有2nm工艺，2026年则是A14工艺——A代表的是埃米，是纳米之后的尺度，A14工艺可以理解为1.4nm工艺，Intel之前提出的A20、A18工艺就相当于2nm、1.8nm工艺。
前几天我们也报道过，台积电在3nm工艺完成研发之后会把团队转向未来的1.4nm工艺研发，预计6月份启动。
接着看路线图，IMEC预计在2028年实现A10工艺，也就是1nm节点了，2030年是A7工艺，之后分别是A5、A3、A2工艺，2036年的A2大概相当于0.2nm节点了。
IMEC的路线图基本上还是按照摩尔定律2年升级一代的水平发展的，证明了未来芯片工艺还可以迭代下去。
不过也要看到，真正决定工艺密度的MP金属栅极距指标变化没有工艺数字那么大，甚至A7到A2工艺都是在16-12nm之间，密度可能没什么提升。
与此同时，实现1nm及以下工艺，晶体管架构也要改变，我们知道台积电及三星会在3nm或者2nm节点放弃FinFET转向GAA结构，而在A5之后还要再转向CFET晶体管结构。
其他的技术升级还有很多，包括布线、光刻机等等，需要一系列技术突破才有可能实现。
总之，挑战是巨大的，要知道IMEC这个预测还是很乐观的，但未来10多年的发展中，新工艺不跳票是不可能的，0.2nm工艺或许要到2040年时代才有可能了。
