泛林集团计算产品部副总裁David Fried接受了行业媒体Semiconductor Engineering（SE）的采访，探讨并分享他对于芯片缩放、晶体管、新型架构和封装等话题的看法。以下内容节选自采访原文。

Q1：数十年来，集成电路微缩一直是芯片制造行业推进设计进步的手段。但是，与之相关的成本一直在攀升，而且就每个节点而言，缩小尺寸能体现的优势也在减少。请问您怎么看待摩尔定律？我们是否需要2nm甚至更先进的制程？是否需要更多的算力？

Dr. Fried：算力全面提升10倍也不嫌多。因为所有的一切都需要算力，包括每个用户交互点、存储点和每一次计算的节点，更高的算力总是有用的，在算力这个方面的需求没有止境。目前的远程办公和长时间居家更是进一步推动了算力需求。

Q2：另外，综合功率、性能、面积、成本和时间等来看，目前整个行业似乎在晶体管缩放方面遇到了一些挑战，具体问题包括功耗墙、RC延迟和面积缩放等。您在这个方面遇到了哪些挑战？

Dr. Fried：PPAY（即功率、性能、面积和良率）或PPAC（即功率、性能、面积和成本，如果我们想特指成本）一直是所有产品开发避不开的要素。我们始终在努力跨越与之相关的障碍，也一直被PPAC或PPAY制约。我们的目标是推动涵盖所有要素的整体发展，但有时在某个方面的突破可能更明显一些。但是我们的挑战来自于不同的组合，因为整个系统性能得到提升才是最重要的。回顾发展的历史，有时候只需调整芯片时钟频率就能实现系统级性能的巨大进步，但也有时是需要通过电源管理技术来做到这一点。无论如何，我们所面对的最关键要素还是功率、性能、面积以及良率或成本，也就是说必须至少在其中一个领域取得进步才能推动整体系统性能的提升，而这句话里的“领域”是在不断变化的。

在我看来，基线晶体管缩放一直是系统整体性能发展的一大重要推动力，这里的升级可以是任何形式的，包括逐步提升性能、功率表现或晶体管均匀缩放与增强的一致性等。现在来看，晶体管缩放显然还是非常必要的，这体现在很多方面。举例来说，即使不是性能本身的提升，只要缩放能提升密度就值得去努力，因为这样我们能增加同等面积的核心性能。有些人可能并不在乎晶体管本身的性能提升。但是，如果能通过晶体管缩放比如将GPU的核心性能增加10%，仅这一点就能让系统性能向前跨一大步，因为很多原先需要转到外部处理的数据交互如今在核心内部就可以完成了，这样处理速度会有大幅提升。也就是说，仅仅通过缩放提升单片集成，也可以实现巨大的系统级提升。但我们依然要面对此前的制约因素，也一直在各个方面做出努力。无论如何，最终的目标始终没有变，那就是实现系统级的性能提升。因此，我们基于PPAC或PPAY采取的一些办法整体上没有太大变化，不存在变革的“拐点”。现在，我们依然试图在某些方面取得突破并由此提升系统级的性能。只要市场需求依然存在，我们就能提供更高的算力和存储。

为更好地控制器件的静电，整个行业都转向了双栅极架构，这就涉及到几纳米的栅极缩放，并进一步创造了新的晶体管缩放维度。我们可以提升高度，让同等封装面积有更大的有效宽度，这样可以让整个过渡更平稳。如果将来我们可以实现互补式FET——例如彼此堆叠的nFET和pFET——这将给我们额外的逻辑缩放优势。

我们从获得静电控制优势开始，以实现栅极长度缩放，并由此创造了全新的缩放维度。尽管如此，在FinFET时代，我们需要在侧壁上更好地执行半导体工艺，但我们仍然可以看到整个过程。在全包围栅极纳米片/纳米线结构中，处理过程中所涉及的架构将是看不到的，这样进行测定的难度就会大幅提升。因此，向全包围栅极过渡更具有挑战性。

现在的市场对系统的需求非常多样化。曾经的市场没有这么分化，当时一切都是以CPU为重。回看过去，我们曾经的系统级性能改进方案很像是瑞士军刀，也就是说所有的方法，无论对应的是晶体管、互连、封装还是集成，都是为一个更大的整体方案服务。

如今，市场需求已经出现多样化，例如，由于不同系统有不同的要求和需求，一个3D集成方案的内存、I/O和计算单元配置可能完全不同于另一个方案的配置。这里面要抉择的东西非常多，一旦芯片架构发生变化，相关的技术、封装和互连方法也要随之改变。我很期待能看到这样多样化的系统性能要求究竟能给这个行业带来怎样的变化。